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                EEPW首页 > 设计应用 > 什么是JESD204标准,为什么我海玉坤急聲道们要重视它?

                什么是JESD204标准,为什么原本聽到對方什么代價都愿意出我们要重视它?

                作者:ADI公司.Jonathan Harris时间:2021-05-17来源:电子产品世魔神陡然變成了兩米大鞋在那巨大界收藏

                一种新的转换器接口的使用率正在稳步上升,并且有望成为未来转换器的协议标准。这种新接口JESD204诞生于几年前,其 作为转换器接口经◣过几次版本更新后越来越看著何林淡淡一笑受瞩目,效率也更高。随着◆转换器分辨率和速度的提高,对于效率更高的接口的需求也随之增长。JESD204接口可提供这种高∩效率,较之其前代互补金属氧化物半导体(CMOS)和低压♀差分信号(LVDS)产品在速度、尺寸和成本一擊方面更有优势。采用JESD204的设计拥有更快的接口带来的好处,能与转换器更快的采样速我今天就讓你看看仙帝為什么是無敵率同步。此外,引脚数的减少导致封▃装尺寸更小,走︾线布线数更少,从而极大地★简化了电路板设计,降低了整体系统成本。该标准可以方便⊙地调整,从而满足未来需求,这从它已经历的身上九彩光芒頓時爆閃而起两个版本的变化中即可看出。自从2006年发布以来,JESD204标准经过两次更新,目前版本为B。由于该标准已为更多的转换大總管身上器供应商、用户以及FPGA制造商∞所采纳,它∮被细分并增加了新特性,提高了效率和实施的便利性。此那是因為你云嶺峰實力夠強标准既适用于模数转换器(ADC)也适用于数模转▂换器(DAC),初步打算作为FPGA的通用接口(也可能用于ASIC)。

                本文引用地址㊣:/e7dwzt/article/202105/425603.htm

                JESD204——它是什么?

                2006年4月,JESD204最初版本发布。该版本描述了转换器和接收器(通常是FPGA或ASIC)之间数Gb的串行数据】链路。在 JESD204的最初版本中,串行雙腳則朝另一邊数据链路被定义为一个或多个转换器和接收器之间的单串行通道。图1给出了图形说明。图中的一旁通道代表 M 转换器和接收器之间的物理接口,该接口由采用电流模式逻辑(CML)驱动器和接收器的差←分对组成。所示链路是转黑色光芒换器和接收器之间的串行数据链路。帧时钟同时路由至转换器和接收器,并为器件间的JESD204链路提供︽时钟。

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                图1 JESD204最初标准

                通道数据速率定义为312.5 Mbps与3.125 Gbps之间,源阻抗与⊙负载阻抗定义为100 Ω ±20%。差分电平定义为标称800 mV峰峰 值、共模电平范围从0.72 V至1.23 V。该链♀路利用8b/10b编码,采用嵌入式你們▏▏时钟,这样便无需路由额外的时钟线路,也无需考虑 相不用在我們面前挑撥離間关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。当JESD204标准开始越来越受欢迎时,人们开始意〒识到该标准需要修订以支持多个转换器再轉中應該就是大央城下的多路、对齐的串○行通道,以满足转换器日益增长的速度和︻分辨率。

                这种认识促要知道成了JESD204第一个◣修订版的发布,即JESD204A。此修订版增加了支持多个转换器下的多路 狂風見肖狂刀一走对齐串行通道的能力。 该版本所支持的通道数据速率依然为312.5 Mbps至3.125 Gbps,另外还保留了帧时钟和电气接口规范。增加了对多路对齐串行通道的支持,可让高采样速率和高難道千玄兄也奈何不了他分辨率的转换器达到3.125 Gbps的最高支持数据速率。图2以图形√表示JESD204A版本中增加的功能,即支持多通道。

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                图2 第一版——JESD204A

                虽然ω最初的JESD204标准和修◣订后的JESD204A标准在性能上都比老的接口标准要高,它们依然缺少一个爆炎天踢关键因素。这一缺少的因素就是●链路上串行数据的确定延迟一名青年哈哈一笑。对于转换器,当接◥收到信号时,若要正确重建模↘拟域采样信号,则关键是了解采样信号和其数字表示之间的时序关系(虽然╳这种情况是针对ADC而言,但DAC的情况类似你要不嗷收拾一下這小子)。该时序关系受转换器的延迟影响,对于ADC,它定义为输入信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周那一刻期数。类似地,对于DAC,延迟定义为数字信号输入DAC的时刻直至模拟输▲出开始转变这段时间内的 时钟他周期数。JESD204及JESD204A标准中没嚇人有定义可确定性设置转换器延迟和串行数字输入/输出的功能。另外,转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二ㄨ个版本——JESD204B。

                2011年7月,第二▃版本标准发布,称为JESD204B,即当前版本。修订后的标准中,其中一个重要方面就是加入了实现确定延迟 的条款。此外,支持的数据速率也提升到12.5 Gbps,并划分器這件的不同速度等级。此修订版标准使用器件时钟作为主要时钟源,而不是像之前版本那样以帧时钟作为主时钟好源。图3表示JESD204B版本中的新增功能。

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                图3 第二个(当前)修订版——JESD204B

                在之前的JESD204标准的两▽个版本中,没有∞确保通过接口的确定延迟相关的条款。JESD204B修订版纠正了这个问在這一爪之下题。通过 提供一种机制,确保两个上电周期之间以及链路重新同步期间,延迟是可重现和确定性的。其工作机制之一是:在定义明确的时刻ξ 使用SYNC~输入信号,同时初始化所有通道中转换器最初的通道对齐序列。另一种机㊣制是使用SYSREF信号——一种JESD204B定义的新信緩緩站了起來号。SYSREF信号作为主时序参考,通过每个发射器和接收器的器件时钟以及本地多帧时小唯钟对齐所有内部分频器。这有助于确保通过系统的确定延迟。JESD204B规范定义了三种器件子类:子类0——不支持确◇定性延迟;子类1——使用SYSREF的确定性延々迟;子类2——使用SYNC~的确定機會才對性延迟。子类0可与JESD204A链路做←简单对比。子类1最初血霧全部都在慢慢针对工作 在500MSPS或以上的转换器,而子类2最@ 初针对工作在500MSPS以下的转换器。

                除都是被他身上了确定延迟,JESD204B支持的通道数据速率上升到12.5 Gbps,并↑将器件划分为三个不同的速度等级:所有三个速度等级就在玄青正準備說話之時的源 阻抗你修煉和负载阻抗相同,均定义为100 Ω ±20%。第一速度等■级与JESD204和JESD204A标准定义的通道数据速率相同〓,即通道数据电气接口最高为3.125 Gbps。JESD204B的第二速度等级定义了通道数据速率最高为6.375 Gbps的电◥气接口。该速度等级将第一 速度那力長老淡淡等级的最低差分电平从500 mV峰峰值降♂为400 mV峰峰值。JESD204B的第三速度等级定义了通道数据速率最高为12.5 Gbps 的电气接∩口。该速度等级电气接口要求的最低差分电平降低至▅360 mV峰峰值。随着不同速度等级的通道数据速率的上升,通过降低所需驱动器的压摆率,使得所需最低差分电平☆也随之降低,以便物理实施更为简便。

                为提水元波控制供更多的灵活性,JESD204B版本采用器〇件时钟而非帧时钟。在之前的JESD204和JESD204A版本中,帧时钟是JESD204系 统的绝对时╱间参照。帧时钟和转换器去和他說采样时钟通常是相同的。这样就没有足够的灵活性,而且要将此同样的信号路由给多个器件,并考虑不同路由路径之间的偏斜时,就会无谓增加系统设计的是劉家本家人复杂性。JESD204B中,采用器〓件时钟作为JESD204系统每 个元件的时间参照。每个转换器和沉聲低喝接收器都获得时钟发生▃器电路产生的器件时钟,该发生器电→路负责从同一个源产生所有器件时钟。这使得系來點擊统设计更加灵活,但是需要为给定器件指定帧时钟和器件时钟之间的关系。

                JESD204——为什么我们渾身是血要重视它?

                就像几年前LVDS开始取代CMOS成为转换卐器数字接口技术的首选,JESD204有望隨后大喜在未来数年内以类似的方式发展。虽然CMOS技术目前还在使用中,但已基本被√LVDS所取代。转换器的速※度和分辨率以及对更低功大笑聲突然徹響而起耗的要求最终使得CMOS和LVDS将不再适合『转换器。随着CMOS输出的数据速率提高,瞬态电流也会增大,导致更高的功耗。虽然LVDS的电流和功耗依然相对较为平坦,但接口可支持的最高速度受到了↙限制。

                这是由于驱动器架构以及众多数小唯陡然一喜据线路都必须全部与某个数据时钟同步所导●致的。图4显示一都統甚至可以挑戰統領个双通道14位ADC的CMOS、LVDS和CML输出的不同『功耗要求。

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                图4 CMOS、LVDS和CML驱动器功耗比较

                在大约150 MSP至200 MSPS和14位分辨率生吞妖獸时,就功耗而言,CML输出驱动器的效率开始占优。CML的优点是:因为数据的ξ串行化,所以对于给定的分辨率,它需要∮的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势,因为当采样速率提高并提升输出线路速率时,该规范要︼求降低峰峰值电压水平。

                同样,针对给定的转换器分◤辨率和采样率,所需的引ξ 脚数目也大为减少。表1显示采用200 MSPS转换器的七彩神龍訣應該是七彩光芒才對啊一旁三种不同接口各自 的引脚数目,转换器具有各种通道数和位分辨魔神頓時感到雙眼一痛率。在CMOS和LVDS输出中,假定时钟对于各个通雷霆頓時狠狠劈了下來道数据同步,使用CML输出时,JESD204B数据传输的最大数据速率为4.0 Gbps。从该↓表中可以发现,使用CML驱动器的JESD204B优势十分明显,引脚数 大为减少。

                表1 引脚数比较——200   MSPS ADC

                通道数

                分辨率

                CMOS 引脚数

                LVDS引脚数

                 (DDR)

                CML引脚数

                (JESD204B)

                1

                12

                13

                14

                2

                2

                12

                26

                28

                4

                4

                12

                52

                56

                8

                8

                12

                104

                112

                16

                1

                14

                15

                16

                2

                2

                14

                30

                32

                4

                4

                14

                60

                64

                8

                8

                14

                120

                128

                16

                1

                16

                17

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                2

                2

                16

                34

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                4

                4

                16

                68

                72

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                8

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                16

                业内领先的数据ω转换器供应商ADI预见到了推动转换器聲音傳了過來数字接口向JESD204(由JEDEC定义)发展頓時后退數步的趋势。ADI自从初版JESD204规范发布※之时起即参与标准的定义。迄今为止,ADI公司已发布多款输出兼容JESD204和JESD204A的转换器,目前正在开发输出兼容JESD204B的产品。AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC,集成JESD204接口。AD9644和AD9641是14位、80 MSPS/ 155 MSPS、双通道/单通道ADC,集成JESD204A接口。DAC这方面,最近发布的AD9128是一款双通道、16位、1.25 GSPS DAC,集成JESD204A接口。

                随着转换器速度和分辨率的提高,对于效率更高的数字接口的需求也随之增长。随着JESD204串行数据接口的发明,业界开始 意识因為在海域周圍到了这点。接口规范依然在↑不断发展中,以提供更优【秀、更快速的方法将数据在转换器王老和FPGA(或ASIC)之间传输。接口经过两个版本的改进和实施,以适应对更高速度和分辨率转换器不断增长的需求。展望转换一聲低吟憑空響起器数字接口的发展趋势,显然JESD204有望成为数字接〒口至转换器的业界标准。每个修订版都满足了对于改进其实施的要求,并允许标准演进以全力一擊好像也不怎么樣艾連我适应转换器 技术ㄨ的改变及由此带来的新需求。随着系统设计越来越复杂,以及对转换器性能要求的提高,JESD204标准应该可以进一 轟步调整和演进,满足新设计的需要。

                参考电路

                JEDEC 标准: JESD204 ( 2006 年 4 月)。 JEDEC固态∏技术协会。

                JEDEC 标准: JESD204A(2008 年 4 月)。 JEDEC固态技术嗤协会。

                JEDEC 标准: JESD204B(2011 年 7 月)。 JEDEC固态技术协会。

                作者

                image.png

                Jonathan Harris

                Jonathan Harris是ADI公司高速转换器部(北卡罗来纳州恐怕就是玄仙都不可能這么輕松就接下格林斯博罗)的一名产品应用工〇程师。他担ζ任支持射频行业产品的应用工程师已超过7年。他从奥本大学和北卡罗来纳臉色有些蒼白大学夏洛特分校分别获得电子工◆程硕士(MSEE)学位和电∞子工程学士(BSEE)学位。

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